S波段非线性结探测器接收前端的设计与实现
非线性结探测器论文 NLJD论文 ATF-36163论文 锁相环论文
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非线性结探测器(NLJD)是谐波雷达的一种,用于搜索和定位处于激活状态和关闭状态的电子设备,如SIM卡、窃听器、扩音器、录音机,遥控器(电起爆装置)等等,广泛的用于安保场合。与其它探测器相比,非线性结探测器具有更好的抗干扰能力。本文是对S波段非线性结探测器接收前端的研究。接收前端的任务是将天线送来的6.96GHz信号下变频到60MHz,要求非线性结探测器接收前端系统具有非常好的灵敏度和频率稳定性。第一章首先介绍了非线性结的谐波再辐射特性和非线性结探测器特点以及工作方式,阐述了国内外非线性结探测器的发展动态和开展S波段研究的意义。第二章介绍了接收机的基本理论,给出了本论文中接收前端的总体方案和各组件的指标分配。对接收机拓扑体制进行探讨和比较,采用超外差方案进行设计,该方案可以获得非常好的灵敏度和比较高的可靠性。第三章介绍了C波段低噪放的设计。在对低噪声放大器进行原理分析后,使用ADS软件选择ATF-36163管芯进行了仿真和设计。仿真结果具有噪声低、增益高、稳定性好等特点。第四章介绍了锁相环频率合成技术原理,给出了本振模块的方案设计。本振采用高稳定度的微波锁相环,然后倍频到C波段的方式实现。微波锁相环采用ADF4350合成3.45GHz信号,然后通过HMC575LP4有源倍频到6.9GHz。最后进行了实物调试和结果分析。第五章介绍了混频器的基础知识和设计过程。采用双平衡混频器MCA1-85L+进行了低变频损耗混频部分的设计,并进行了实际测试,分析了测试结果。最后对论文中的工作做了总结,找出不足之处,并在以后的学习中不断的提高。
摘要 | 第5-6页 |
ABSTRACT | 第6页 |
第1章 绪论 | 第11-16页 |
1.1 引言 | 第11页 |
1.2 非线性目标特性 | 第11-12页 |
1.3 非线性结探测器的发展状况 | 第12页 |
1.4 非线性结探测器的工作方式 | 第12-14页 |
1.4.1 单发单收 | 第12-13页 |
1.4.2 单发双收 | 第13页 |
1.4.3 双发双收 | 第13-14页 |
1.5 开展 S 波段非线性结探测器研究的意义 | 第14-15页 |
1.6 非线性结探测器的发展趋势 | 第15页 |
1.7 论文的研究内容及安排 | 第15-16页 |
第2章 谐波雷达接收机的基本理论 | 第16-29页 |
2.1 雷达接收机简介 | 第16页 |
2.2 雷达接收前端主要功能 | 第16页 |
2.2.1 信号放大 | 第16页 |
2.2.2 频谱搬移 | 第16页 |
2.2.3 信号滤波 | 第16页 |
2.3 雷达接收机的各种拓扑结构 | 第16-21页 |
2.3.1 超外差结构 | 第17-19页 |
2.3.2 零中频结构 | 第19-20页 |
2.3.4 低中频结构 | 第20-21页 |
2.3.5 宽中频结构 | 第21页 |
2.4 谐波雷达接收机的主要技术指标 | 第21-25页 |
2.4.1 噪声系数 | 第21-22页 |
2.4.2 灵敏度 | 第22页 |
2.4.3 1dB 压缩点 | 第22-23页 |
2.4.4 动态范围 | 第23-24页 |
2.4.5 三阶截断点 IIP3 和 OIP3 | 第24-25页 |
2.4.6 选择性 | 第25页 |
2.5 雷达接收机设计流程 | 第25-26页 |
2.5.1 系统指标的确定 | 第25页 |
2.5.2 结构选取 | 第25-26页 |
2.5.3 规划频率 | 第26页 |
2.5.4 指标分配 | 第26页 |
2.6 雷达接收前端方案 | 第26-28页 |
2.6.1 性能指标 | 第26页 |
2.6.2 原理框图 | 第26-28页 |
2.6.3 系统级仿真 | 第28页 |
2.7 本章小结 | 第28-29页 |
第3章 低噪声放大器的设计 | 第29-46页 |
3.1 LNA 的主要技术指标 | 第29-30页 |
3.1.1 增益 | 第29页 |
3.1.2 噪声系数 | 第29页 |
3.1.3 线性度 | 第29页 |
3.1.4 功耗 | 第29页 |
3.1.5 输入输出端口的驻波 | 第29页 |
3.1.6 增益平坦度 | 第29-30页 |
3.2 二端口网络理论 | 第30-32页 |
3.2.1 增益 | 第30-31页 |
3.2.2 等增益圆 | 第31-32页 |
3.3 放大器的稳定性 | 第32-34页 |
3.4 噪声分析 | 第34-35页 |
3.5 等噪声圆 | 第35-36页 |
3.6 C 波段低噪声放大器的设计 | 第36-45页 |
3.6.1 技术指标 | 第36页 |
3.6.2 器件选取 | 第36-37页 |
3.6.3 静态工作点 | 第37-38页 |
3.6.3 稳定性分析 | 第38-40页 |
3.6.4 匹配网络设计 | 第40-41页 |
3.6.5 两级电路设计 | 第41-43页 |
3.6.6 原理图-版图联合仿真 | 第43-45页 |
3.7 本章小结 | 第45-46页 |
第4章 本振模块设计 | 第46-65页 |
4.1 频率合成技术的分类及特点 | 第46-47页 |
4.1.1 直接频率合成(DS) | 第46页 |
4.1.2 锁相环频率合成(PLL) | 第46页 |
4.1.3 直接数字合成(DDS) | 第46页 |
4.1.4 综合的频率合成法 | 第46-47页 |
4.2 本振方案设计 | 第47页 |
4.3 锁相环(PLL)技术 | 第47-50页 |
4.3.1 锁相环数学原理 | 第48-50页 |
4.3.2 环路滤波器的设计 | 第50页 |
4.4 锁相环主要技术指标 | 第50-53页 |
4.4.1 相位噪声 | 第50-51页 |
4.4.2 杂散 | 第51-53页 |
4.5 PLL 噪声模型 | 第53-54页 |
4.6 环路带宽的选取 | 第54-55页 |
4.7 带内的相位噪声 | 第55页 |
4.8 PLL 电路设计 | 第55-61页 |
4.8.1 芯片选取 | 第55-57页 |
4.8.2 环路滤波器设计 | 第57-58页 |
4.8.3 锁相环参数设置 | 第58-59页 |
4.8.4 MCU 控制模块 | 第59-60页 |
4.8.5 锁相环版图设计 | 第60-61页 |
4.9 衰减器 | 第61-62页 |
4.10 有源倍频器 | 第62页 |
4.11 本振单元版图 | 第62-63页 |
4.12 性能测试 | 第63-64页 |
4.13 本章小结 | 第64-65页 |
第5章 混频模块的设计 | 第65-77页 |
5.1 频率转换的必要性 | 第65页 |
5.2 肖特基势垒二极管 | 第65-66页 |
5.3 混频器的电路结构 | 第66-68页 |
5.3.1 单平衡混频器 | 第67页 |
5.3.2 双平衡混频器 | 第67-68页 |
5.4 混频器的主要技术指标 | 第68-71页 |
5.4.1 变频损耗 | 第68-69页 |
5.4.2 噪声系数 | 第69-71页 |
5.4.3 端口隔离 | 第71页 |
5.4.4 镜像抑制 | 第71页 |
5.5 混频器选取 | 第71-72页 |
5.6 混频器版图及性能测试 | 第72-74页 |
5.6.1 变频损耗 | 第73页 |
5.6.2 隔离度 | 第73页 |
5.6.3 驻波的测量 | 第73-74页 |
5.7 测量结果及分析 | 第74-76页 |
5.8 结果分析 | 第76-77页 |
结束语 | 第77-78页 |
致谢 | 第78-79页 |
参考文献 | 第79-81页 |
附录 | 第81-82页 |
详细摘要 | 第82-84页 |
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